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Transistor verkehrt

Vertikal geschichtete Transistoren lassen sich konventionell fertigen und erreichen trotzdem bereits Nanodimensionen.


Der Aufbau scheint vertraut: Eine Folge von drei verschieden dotierten Silicium-Bereichen – n, p, n – wird von einer Steuerelektrode durch eine dünne Siliciumdioxid-Schicht isoliert – ein Metall-Oxid-Feldeffekttransistor (MOS-FET, siehe Kasten auf Seite 91). Das Arbeitspferd der Mikroelektronik schlechthin. Nichts Besonderes.

Doch das ist eine Frage der Perspektive, denn dieser Transistor scheint gekippt und wurde vertikal in den Wafer eingebracht: Die drei Dotierungsbereiche liegen über- statt nebeneinander, Isolationsschicht und Gate-Elektrode berühren sich an den Seiten (siehe Bild auf der rechten Seite).

Noch zeigt das Schema ein Probestück aus dem Labor, doch die Vorteile gegenüber der Planartechnik liegen auf der Hand. In der Ebene des Wafers benötigt der vertikale Transistor wesentlich weniger Fläche, auf einem Chip lassen sich also mehr davon integrieren. Mit herkömmlicher Technik entstehen so Bauelemente nur aus den Oberflächenschichten. Mehr als 98 Prozent des Wafers dienen lediglich als stabiles Trägermaterial – eigentlich eine enorme Verschwendung. Und noch ein Vorteil: Weil epitaktische Verfahren aber Schichten auf wenige Atomlagen genau abscheiden, sind in der vertikalen Strukturen unter 100 Nanometern Stärke möglich (zum Vergleich: hochintegrierte Chips erreichen derzeit 0,25 Mikrometer Strukturgröße).

Kleinere Transistoren sollten des weiteren schneller schalten, denn auch die sogenannte Kanallänge schrumpft. Das ist die Strecke im p-dotierten Silicium, die Elektronen vom einen zum anderen n-Gebiet zurücklegen müssen.

Wir haben eine Prozeßabfolge entwickelt, die konventionelle Lithographie verwendet; das heißt, immer wieder kommen Masken zum Einsatz, um bestimmte Bereiche gegen Ätzschritte abzuschirmen.

Bei hohen Temperaturen und Sauerstoffzufuhr wächst zunächst eine isolierende Schicht aus Siliciumdioxid auf dem Wafer auf. Ionenätzen trägt einen ausgewählten Bereich wieder ab (Teilbild 1). Darauf wachsen unterschiedlich dotierte Silicium-Schichten auf (Teilbild 2). Dazu verwenden wir selektive chemical vapour deposition: Bei 700 bis 800 Grad Celsius reagieren verschiedene gasförmige Ausgangsverbindungen miteinander, wobei reines Silicium entsteht und sich – mit Dotierungsatomen vermischt – ausschließlich auf dem Substrat, nicht aber auf der Isolierschicht niederschlägt. Dieser Schichtstapel bildet später den eigentlichen Transistor aus n-dotierter Quelle (Source), vertikalem p-dotiertem Kanal und n-dotierter Senke (Drain).

Die Elektronen sollen später auf kürzestem Weg von oben nach unten fließen, entsprechend senkrecht müssen die Kanalwände stehen. Deshalb ätzen Ionen sehr exakt eine Insel aus den aufgewachsenen Schichten (Teilbild 3).

Zwischen Elektrode (Gate) und Silicium liegt beim Feldeffekttransistor eine dünne Oxidschicht, die wir nun aufwachsen lassen. Sie ist nur wenige Nanometer dünn und darf keine Defekte haben, denn an dieser Grenzfläche entlang werden später die Ladungen fließen. Anschließend wird eine dotierte Polysiliciumschicht als Grundstock der Elektrode großflächig abgeschieden (Teilbild 4).

Wieder wird geätzt, und es verbleibt das außen an die Siliciuminsel anliegende Gate aus Polysilicium (Teilbild 5; der kleine Polysiliciumfinger dient der späteren Kontaktierung der Elektrode). Um den elektrischen Widerstand der Anschlüsse zu verringern, wird nochmals lokal dotiert, anschließend ein weiteres Isolationsoxid aufgebracht, das nach kurzem Erhitzen zerfließt und so die Oberfläche glättet.

Wie bei ebenen Transistoren ätzt man noch Kontaktlöcher heraus und metallisiert mit Aluminium (Teilbild 6). Das Ergebnis im Rasterkraft-Mikroskopbild zeigt den Drain-Kontakt auf einer Silicium-Insel.

Mit optischer Lithographie lassen sich 0,5 Mikrometer große Strukturen in der Ebene herstellen. Dementsprechend ist die Silicium-Insel 2 mal 3 Mikrometer groß, die Weite des Kanals liegt bei 10 Mikrometer. Seine für die Funktion entscheidende Länge hingegen bestimmte das epitaktische Verfahren, sie mißt weniger als 0,1 Mikrometer.

Tests zeigen, daß die Grenzflächenqualität und damit die Beweglichkeit der Ladungsträger auf jeden Fall nicht schlechter ist als bei herkömmlichen planaren Transistoren. Es gelang auch bereits, die Kanallänge auf 40 Nanometer zu begrenzen, allerdings sind dabei Störungen des Stromes durch die Drain-Spannung, sogenannte Kurzkanaleffekte, möglich. Dem läßt sich durch einen einfachen Trick begegnen. Nach Entfernen des Mittelstücks der Siliciuminsel verbleiben nur noch dünne Siliciumstege von 50 bis 20 Nanometern Stärke, die dann allseitig von Metalloxid und Polysilicium umgeben sind – das Ganze ist dann ein vertikaler Transistor mit zwei Gates. Die steuern den Kanal besser als einer, und auch die geringere Schichtdicke hilft, Kurzkanaleffekte zu unterdrücken.

Simulationsrechnungen zufolge sollten solche Bauelemente noch bei Kanallängen von 10 bis 20 Nanometern arbeiten. Solche MOS-FETs erreichen schon fast die Größe von single electron devices – Quantenbauteilen, die mit nur einem Elektron arbeiten –, doch ohne Quanteneffekte berücksichtigen zu müssen.


Aus: Spektrum der Wissenschaft 6 / 1999, Seite 94
© Spektrum der Wissenschaft Verlagsgesellschaft mbH

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